오른쪽 시프터의 하드웨어 설계 및 구현
Verilog HDL 구현에는 8비트 기본 버전과 32비트 향상된 버전의 두 가지 버전이 포함됩니다.
기본 버전은 고정 시프트 모드 선택을 구현하기 위해 Case 문을 사용합니다.
향상된 버전은 동적 시프트 제어 포트를 추가하고 부호 비트 생성 회로를 통해 산술 오른쪽 시프트를 처리합니다.
조합 논리 설계를 통해 시프트 레지스터가 필요 없으며 데이터 선택기를 통해 비트 패턴을 직접 재구성할 수 있습니다.
보드{0}}레벨 검증은 Altera DE2 개발 보드에서 테스트된 기능 파형과 함께 Quartus II 개발 환경을 사용합니다.
시스템 통합 요소
모델 기계 설계에는 교대 작업을 지원하기 위한 명령 세트 확장이 필요합니다. 일반적인 명령어 인코딩에는 4비트 모드 선택 필드가 포함됩니다. 시스템 통합 중에 해결해야 할 주요 문제는 다음과 같습니다.
ALU 작동 주기에 따른 제어 신호의 타이밍 정렬
상태 레지스터 플래그에 대한 충돌 해결 메커니즘
명령 파이프라인의 데이터 우회 설계. 컴퓨터 시스템 아키텍처에서 이 구성 요소는 마이크로 아키텍처 수준에서 처리되는 구현 세부 사항과 함께 프로그래머에게 투명한 하드웨어 기능으로 나타납니다.
